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基于FPGA的TDC系統(tǒng)偏差修正方法的研究
關(guān)鍵詞：現(xiàn)場可編程門陣列 時(shí)間數(shù)字轉(zhuǎn)換技術(shù) 系統(tǒng)偏差 準(zhǔn)確度
摘要：隨著TDC(time-to-digital converter)技術(shù)的廣泛應(yīng)用,對(duì)其精度的要求也越來越高。系統(tǒng)偏差作為TDC測(cè)量中不可避免的誤差,通常由硬件結(jié)構(gòu)、電路走線、測(cè)量過程等過程引入,其是否可以被有效修正直接影響著測(cè)量精度。為此,分析了基于FPGA(field-programmable gate array)的時(shí)間間隔測(cè)量的工作原理及系統(tǒng)組成,并搭建了硬件測(cè)試平臺(tái),進(jìn)行了一系列時(shí)間間隔測(cè)量實(shí)驗(yàn)及系統(tǒng)偏差分析,結(jié)合FPGA測(cè)量原理,繪出了系統(tǒng)偏差修正方案并評(píng)估了時(shí)間間隔測(cè)量精度的影響。實(shí)驗(yàn)表明,建立有效的一次模型對(duì)測(cè)量結(jié)果進(jìn)行擬合并對(duì)測(cè)量結(jié)果進(jìn)行修正,可以將系統(tǒng)偏差控制在100ps以下,提高TDC測(cè)量準(zhǔn)確度。
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